题目内容
(请给出正确答案)
[单选题]
在Verilog HDL的设计模块中,一般用( )型变量来定义硬件电路中的各种物理连线。
A.register
B.nets
C.register或nets
D.integer
查看答案
如果结果不匹配,请 联系老师 获取答案
A.register
B.nets
C.register或nets
D.integer
优先,B次之,C更次之,即当A,B,C同时为1时,电路选取A;若A=0,B=1,C=1,则选择B,其余类推。用Verilog HDL完成电路的设计。
A.8'b00010001
B.8'b11011001
C.8'b11001000
D.8'b00110111
A.8'b00010001
B.8'b11011001
C.8'b11001000
D.8'b00110111
4位二进制加法计数器设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计4位二进制加法计数器电路,建立4位二进制加法计数器的实验模式。通过电路仿真和硬件验证,进一步了解4位二进制加法计数器的功能和特性。
设计原理
4位二进制加法计数器的元件符号如图所示,CLK是时钟输入端,上升沿有效;CLRN是复位输入端,低电平有效;Q[3..0]是计数器的状态输出端;COUT是进位输出端。