题目内容
（请给出正确答案）
4位二进制加法计数器设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计4位二进制加法计数器电路，建立4位二进制加法计数器的实验模式。通过电路仿真和硬件验证，进一步了解4位二进制加法计数器的功能和特性。
设计原理
4位二进制加法计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；CLRN是复位输入端，低电平有效；Q[3..0]是计数器的状态输出端；COUT是进位输出端。
如果结果不匹配，请 联系老师 获取答案
更多“4位二进制加法计数器设计 实验要求 用原理图输入设计法或Ve…”相关的问题
用一片如图A1-4所示的4位二进制加法计数器74161和必要的逻辑门电路设计一个可控计数器，要求当控制信号M=1时，实现七进制计数器；而当控制信号M=0时，实现十三进制计数器。画出所设计的可控计数器的逻辑电路。
A.余3码编码的十进制加法计数器
B.循环码编码的九进制加法计数器
C.余3码编码的三进制加法计数器
D.循环码编码的二进制加法计数器
用D/A转换芯片DAC0832和4位二进制计数器芯片74LS161，设计一个阶梯脉冲发生器。要求有15个阶梯，每个阶梯高0.5V，如图T11.2-1所示。请选择参考电源VREF，并画出电路连线图。
由16×4位ROM和4位二进制加法计数器74LS161组成的脉冲分配电路如图7-13所示，ROM输入和输出关系如表7-4所示。试画出在CLK信号作用下D3、D2、D1、D0的波形。
表7-4 R0M输入和输出关系 | |||||||
| 地址输入 | 数据输出 | ||||||
| A3 | A2 | A1 | A0 | D3 | D2 | D1 | D0 |
| 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 | 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 | 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 | 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 | 1 0 0 0 0 1 1 1 1 1 0 0 0 0 0 0 | 1 0 0 1 1 0 0 0 1 1 0 0 0 1 1 0 | 1 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 | 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 |
