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第3题
在Verilog语言中对Always语句描述错误的是？（)
A.@后敏感信号或表达式发生变化，语句就顺序执行一次
B.wire类型变量可以在这个语句中被赋值
C.reg类型变量可以在这个语句中被赋值
D.总是循环重复执行
第7题
在Verilog HDL的逻辑运算中，设A=8'b11010001，B=8'b00011001，则表达式“A&B”的结果为( )。
A.8'b00010001
B.8'b11011001
C.8'b11001000
D.8'b00110111
第9题
在Verilog HDL的逻辑运算中，设A=8'b11010001，B=8'b00011001，则表达式“A∧B”的结果为( )。
A.8'b00010001
B.8'b11011001
C.8'b11001000
D.8'b00110111
