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[主观题]

用下降沿触发的边沿JK触发器和与非门设计一个异步十三进制减法计数器。

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第1题

在负边沿触发的JK触发器中J=K=0，初态为0，CP脉冲作用后触发器下一个状态为（)

A.0

B.1

C.翻转

D.不定

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第2题

试用边沿JK触发器设计一个时序逻辑电路,要求该电路的输出Z与CP之间的关系应满足图10.21所示的

波形图.

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第3题

边沿触发器的状态转换发生的Cp的上升沿或下降沿，在Cp=0和Cp=1期间触发器的状态将__（）

A.置0

B.置1

C.保持不变

D.翻转

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第4题

数子电路的边沿触发信号主要有上升沿和下降沿两种形式（）

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第5题

由JK触发器转换成的T触发器，它的输出状态是在CP脉冲的（）时变化。

A.高电平

B.低电平

C.上升沿到来

D.下降沿到来

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第6题

集成触发器74LS74芯片的触发方式为（)。

A.时钟上升沿

B.时钟下降沿

C.上升和下降沿都有效

D.不受时钟控制

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第7题

边沿触发器的次态仅由时钟脉冲的上升沿或下降沿到达时输入端的信号决定，而在此以前或以后输入信号的变化不会影响触发器的状态。（)

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第8题

主从JK触发器就是边沿JK触发器。()

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第9题

下列触发器中，克服了空翻现象的有（)

A.正边沿D触发器

B.基本RS触发器

C.同步RS触发器

D.负边沿JK触发器

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第10题

试用上升沿触发的D触发器和门电路设计一个同步模3递减计数器。

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第11题

下列触发器中对输入信号没有约束条件的是__（）

A.基本RS触发器

B.主从RS触发器

C.JK触发器

D.边沿RS触发器

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