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[单选题]

边沿触发器的状态转换发生的Cp的上升沿或下降沿,在Cp=0和Cp=1期间触发器的状态将__()

A.置0

B.置1

C.保持不变

D.翻转

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C、保持不变

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第1题
边沿触发器的次态仅由时钟脉冲的上升沿或下降沿到达时输入端的信号决定,而在此以前或以后输入信号的变化不会影响触发器的状态。()
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第2题
由JK触发器转换成的T触发器,它的输出状态是在CP脉冲的()时变化。

A.高电平

B.低电平

C.上升沿到来

D.下降沿到来

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第3题
在负边沿触发的JK触发器中J=K=0,初态为0,CP脉冲作用后触发器下一个状态为()

A.0

B.1

C.翻转

D.不定

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第4题
D触发器的异步置位端SD和复位端RD都是低电平有效,要使D触发器的现态Qn为1,应满足如下条件()。‎

A.SD=1、RD=0、CP上升沿

B.SD=1、RD=0、与CP无关

C.SD=0、RD=1、与CP无关

D.SD=0、RD=1、CP上升沿

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第5题
关于D触发器,下列说法错误的是()。

A.D触发器的特性方程为:Qn+1=D

B.触发器的触发翻转发生在时钟脉冲的触发沿

C.RD和SD的作用主要是用来给触发器设置初始状态,都为低电平有效

D.RD和SD信号不受时钟信号CP的制约,具有最高的优先级,两者同时有效时,输出状态维持不变

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第6题
试用边沿JK触发器设计一个时序逻辑电路,要求该电路的输出Z与CP之间的关系应满足图10.21所示的
波形图.

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第7题
边沿检测指令用于检测()。

A.高电平信号

B.低电平信号

C.上升沿或下降沿信号

D.零位脉冲信号

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第8题
触发器有电平触发和边沿触发方式,触发器的输出状态由触发方式决定。()
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第9题
为避免主从JK触发器的一次变化问题,故在CP=1期间应确保J,K的输入状态保持不变。()
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第10题
集成触发器74LS74芯片的触发方式为()。

A.时钟上升沿

B.时钟下降沿

C.上升和下降沿都有效

D.不受时钟控制

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第11题
位二进制加法计数器CT74161和集成单稳态触发器CT74LS121组成如图P6.10(a)所示的电路.(1)分析CT
位二进制加法计数器CT74161和集成单稳态触发器CT74LS121组成如图P6.10(a)所示的电路.(1)分析CT

位二进制加法计数器CT74161和集成单稳态触发器CT74LS121组成如图P6.10(a)所示的电路.

(1)分析CT74161组成电路,画出转换状态图.

(2)估算CT74LS121组成电路的输出脉宽Tw值.

(3)设CP为方波(周期Td≥1ms),在图P6.10(b)中画出图P6.10(a)中u1、u0两点的工作波形.

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